插入clock gating后的网标仿真

时间：10-02 整理：3721RD 点击：

用dc做了insert clock gating，提取了sdf，网标仿真出现错误，使用verdi查了很久的原因，发现是因为门控时钟有很大的延迟。
想了想原因，因为ENCLK这个net负载了很多的寄存器，所以会倒是那个门控与门延迟很大。
试问一下在做时钟树以前我要做网标仿真，怎么办，设置ideal net?
可是insert是自动的，我事先也不知道net名字会是什么，有什么专业的方法?

插入clock gating可以设置它的命名方式的。你查查手册看。

查了下insert_clock_gating这个命令，发现没有设置命名方式。
但是我记得生成的门控单元的命名方式自动就是SYNOPSYS_CLKG之类的。

把HIGH-FANOUT的NET设成IDEAL，一般高扇出会在PR处理

对于比较大的工艺，cell delay是主要延迟因素，wire delay相对而言，其延迟信息影响力就不是那么大了，所以你在插入门控时钟的时候，对其时钟网络的延迟影响就会比较大，做完对应的时钟树后，整个时钟延迟就更大了，就有可能造成数据端时序违约，更可怕的是功能出错（我在一个项目中，曾经遇到过一次），所以慎用！

DAFSFDSAFASDFASDFDASFASDFAS

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