外部时钟到FPGA后是否要先过DCM或PLL

外部时钟到FPGA后是否要先过DCM或PLL
外部时钟过了BUFG后，是否要先过DCM或PLL，LOCKED后才能使用呢?
现在有个问题在VII pro50中PPC的DCM的locked信号总是周期性的有个低脉冲，我外部时钟是100Mhz高稳晶振输出，过了一个DCM后，LOCKED一直高后的时钟再给PPC中的DCM，但是此时ppc这个DCM的locked信号总是周期性的有个低脉冲 怎么回事?如果把100Mhz晶振输出直接给PPC调用的DCM，locked也是周期性的有个低脉冲。为什么晶振的信号在一个DCM锁住后给另一个DCM反而锁不住?但是直接给这个DCM也锁不住?PPC调用的DCM应该也是FPGA内部的DCM吧?有什么不一样呢?

外部时钟可以+bufg连到逻辑上
也可以到DCM或者PLL产生新时钟
你看下DCM的manual，应该是你哪个地方没练好
要不把详细连接图贴出来