design compiler读入文件后出现警告，求助

design compiler 中读入一个 verilog文件,  在手册中讲解hierarchy时，模块例化是怎么回事阿?
在库文件设置好以后，在DC 中使用读入文件read_verilog  {counter.v   dff.v},命令行中显示是导入了两个设计，而且当前设计也是counter.v；然后，使用link命令时出现警告
Warning: Can't find the design 'dff' in the library 'WORK'.
Warning: Unable to resolve reference 'dff' in 'counter'.
出现的警告该怎样消除啊?不消除的话，添加约束时也会不断的出现。牛人们帮帮我……

出现的警告已经解决了，花费了我这个新手好长时间

你设置综合库了吗?

dff dut(.clk(clk),.reset(reset),....)
；
缺少分号吧

综合库还用设定么?我只设置了link_library ,target_library , symbol_library,综合库没有设，
你说的似乎有道理，似乎和那个library work 有关，但是该怎么设定呢?但是我社定了综合库好以后，执行link时仍然出现上面的警告

小编，我现在也遇到这个问题了啊，一模一样的，请问是怎么解决的?

小编，我现在也遇到这个问题了啊，一模一样的，请问是怎么解决的?

你用analyse+elaborate，里面有建立work库的过程，用read好像是跳过建立库work这一项的。

小编你发了3个帖，却没在一个帖上写出正解啊，我遇到同样问题苦恼啊，解决不了啊，求解答。