两段代码为什么综合出来结果会相同？

大家好，小弟今天比较了两段代码，本来觉得他们是不同的，可是发现综合出来后竟然是相同的结果，不知道原因，请大家赐教第一段代码如下：
module wohaha(q1,q2,dataout);
input q1,q2;
output dataout;
assign dataout=q1&q2;
endmodule
很容易看出综合出来就是与门。
第二段代码如下：
module wohaha2(q1,q2,dataout);
input q1,q2;
output dataout;
reg dataout;
always @(q1 or q2)
begin
dataout=q1&q2;
end
endmodule

这里，我一定要声明dataout是reg型的，否则就报错，但是综合出来却和第一段的代码的结果一样，而且是没有flipflop的，很奇怪，想问问大家为什么?

两段代码虽然表达方式不一样，但电路的逻辑关系是一样的，所以综合出来肯定是一样的！
always 内部被赋值的变量必须被定义为reg类型，但是并不代表reg类型就一定要综合出flip-flop。

这不奇怪，本来就一个意思，写法不同而已。虽然是always块，但不是沿敏感，

组合逻辑
时序逻辑

综合器会把你两种写法看成是同一个逻辑电路，再说你希望得到什么样的电路呢?

always中，除非sensitive list中与时钟有关，否则基本全总和为组合逻辑电路，但是语法上，always中赋值对象必须为reg变量

小编是看RTL电路一样吗?那占用的资源一样吗?

没有clk，怎么能综合成ff呢。

就是嘛，同意楼上的

这个你说得对，我记得以前是看到过这样的说法，谢谢啦

你说的有道理哦，我也这么觉得，都没时钟怎么会有flipflop呢，糊涂了，哈哈

我verilog还掌握不熟，你说的很对，谢谢啦

都是组合逻辑电路。

很明显是一样的啊
两个都是组合逻辑描述
一定要记住，不是所有always都是时序电路
always也可以描述组合电路，但是即使是组合电路，always里面的变量也必须定义为reg

我是不懂flip-flop，不过看这两段代码实现的逻辑一样的啊

肯定没有flipflop啦，都没有时钟信号，都是组合逻辑。换了个写法而已，一样的电路行为。