请教TIMEQUEST约束异步时钟的问题
时间：10-02
整理：3721RD
点击：
大家好，中秋快乐！
我用dsp 和 altera fpga 进行通信，当dsp 向FPGA写数据时，通常是用
一个组合逻辑产生一个时钟 ，将数据锁存，这个时钟怎么约束啊?
我用dsp 和 altera fpga 进行通信，当dsp 向FPGA写数据时，通常是用
一个组合逻辑产生一个时钟 ，将数据锁存，这个时钟怎么约束啊?
这个不需要约束吧?可以直接打两拍就可以了吧，
您说的对，如果直接用这个组合逻辑的话，不用约束，
可是，我把这个组合逻辑的钟，用系统钟打了几拍
你的意思是不是说 比如FPGA和ARM或者FPGA和MCU进行通信呢?其中FPGA和MCU在不同的时钟下，但是频率一定呢?
很简单，跨时钟域同步吧。
?怎么样跨时钟域同步呢?可以详细讲讲啊?
用异步fifo