如何保护自己的Verilog代码？

和某公司合作一个项目，我们做前端，他们做后端。
我们的前端用FPGA设计验证后（没有用FPGA商提供的IP，全是自己编写的Verilog），现在如何把加密的代码给后端公司?
方案1：听说可以用Protected Verilog，将.v加密成.vp。问题：
1）.vp用什么工具生成：
2）.vp是只能用来仿真，还是也能够用来综合?
3）.vp安全性如何?会不会被破解?
方案2：直接用DC综合成网表给后端公司。问题是：DC综合，如何综合出和工艺无关的网表?
谢谢！

cadence的 vp可以仿真也可以综合，任何vp可以破解
dc可以综合出gtech网表

    谢谢小编回复。任何VP都能破解，那是不是安全的做法还是用DC综合出GTECH网表?

最安全就是不跟别人一起做东西

高价把IP卖了

我只知道在Quartus软件中生成下载文件时有一个高级选项，你可以选择对下载bit文件进行AES加密，不知道文对不对题了 啊