关于DSP Builder生成HDL代码的问题

本人用DSP Builder生成8阶FIR滤波器的HDL代码，项目名称FIR8，生成的代码中有很多alt_dspbuilder_xxxxxxx.vhd文件，以及fir8.vhd,fir8_GN.vhd,tb_fir8.vhd等HDL代码文件，接下来我打算把这些代码在design_vision中进行逻辑综合，选择把这些代码全部读入之后，出现若干错误和警告。
请问：
进行逻辑综合的时候是不是这些文件都得读入?或者是我操作有误，其实不应该这样做，那么请问我如果想继续做逻辑综合，我该怎么办?
小弟在线急等，多谢各位大侠！

最好找一个工具把代码的层次结构显示出来，看看哪些是可以用来综合的。quartus或者ise应该都可以。