关于FPGA约束的问题
时间：10-02
整理：3721RD
点击：
如题，小弟现在想将一个逻辑模块约束到FPGA中的一片SLICE区域，但是不知道用什么语法，自己也查了下资料，但无奈头绪不大，所以发帖求助，希望用过的朋友给下提示，我可以自己查找对应的资料，感激不尽。
语法不知道，不过quartus里面的logic lock功能应该可以满足你的要求。
用物理约束
查下手册
planahead可以很轻松的做到这个工作
说的对，xilinx就用planahead吧。或者手动添加物理约束。
我就用的是xilinx的FPGA，S6系列的，我会去找些资料看看。
单独管脚约束我会一些，但是一整个逻辑模块的话就不知道怎么约束了。
用LOC或RLOC
恩，可以给下详细点的语法么～感激不尽