always 结构中敏感列表
时间:10-02
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verilog中always结构中敏感变量中是不是最多只能有两个边沿敏感的变量?
没限制
直接always(*)吧
可以将敏感信号先做一定逻辑处理再放入Always敏感列表里。
好像没限制啊
无限制的,多个呗,时序逻辑一般一个时钟一个reset,实际上你多加几个也一样工作
应该没有限制吧
没限制 不过多了可能易出错了
时序逻辑中一个时钟一个异步复位,组合逻辑可以直接用*号表示
试试综合一下4个以上的边沿触发试试
综合软件很难找出你想要的器件来满足你
最多三个:时钟,异步复位,异步置位
异步操作太多,会给你的设计带来很多麻烦。
我喜欢的写法:一个时钟+一个上电复位,其他全采用同步设计。
一个时钟一个异步复位哈
一个时钟一个复位,其他的敏感信号先和时钟同步,然后alway中就可以不加这些敏感信号了
