DC综合时出现这种违列该怎么解决？
示有违列,该怎么去解决?
Information: Updating design information... (UID-85)
Warning: set_dont_touch_network is used for clock 'ANALOG/fs_clk', for which no sources are specified. (UID-997)
Warning: Design 'maxxtop' contains 2 high-fanout nets. A fanout number of 1000 will be used for delay calculations involving these nets. (TIM-134)
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Report : constraint
-all_violators
Design : maxxtop
Version: 2002.05
Date : Thu May 20 10:44:50 2004
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max_transition
Required Actual
Net Transition Transition Slack
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rst (dont_touch) 2.90 6027.06 -6024.16 (VIOLATED)
MAXX/FSC/N37 (dont_touch)
2.90 486.76 -483.86 (VIOLATED)
max_fanout
Required Actual
Net Fanout Fanout Slack
-----------------------------------------------------------------
rst (dont_touch) 7.40 1117.77 -1110.37 (VIOLATED)
max_capacitance
Required Actual
Net Capacitance Capacitance Slack
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rst (dont_touch) 0.15 1002.06 -1001.91 (VIOLATED)
max_area
Required Actual
Design Area Area Slack
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maxxtop 0.00 19381.99 -19381.99 (VIOLATED)
DC综合时出现这种违列该怎么解决?
用set_idea_net试试
DC综合时出现这种违列该怎么解决?
我用help set_idea_net怎么找不到这个命令呢? 另外,我想问一下:dc报告的max_area,应该是以门数计算的吧,如上面我的综合的max_area应该是19381.99门,是不是这样? 如果我想知道确切的面积(长*宽)该用什么命令,谢了先.
DC综合时出现这种违列该怎么解决?
你理解反了，确实是面积数，而不是门数。
DC综合时出现这种违列该怎么解决?
既不是面积,也不是门.
只是综合的单位个数........
面积和门需要换算
DC综合时出现这种违列该怎么解决?
确实是等效的面积。
要计算等效门，只要查一下lib中最小的二输入与非门的面积是多少，然后拿综合的面积除之即可。
DC综合时出现这种违列该怎么解决?
是面积单位，看看库手册就知道这一点了，不是什么单位面积数，一般是平方微米
DC综合时出现这种违列该怎么解决?
不好意思，是set_ideal_net。
area是面积的含义，老扁给的换算方法没错，不同的工艺库area和门的对应不同。
DC综合时出现这种违列该怎么解决?
看各位说的，应该是面积没错了。但还是有点不明白，它这个面积包含了线的面积么?也就是说，它有没有计算到布线后的面积，并将线的面积也计算在内?我个人的理解应该没有包含线的面积，因为根据设计流程，综合后还有专门的布线。所以，真实的芯片面积只有等布线后才知道。不知道我的理解有没有问题?
DC综合时出现这种违列该怎么解决?
不好意思，我从CIC上看到一篇文章，它说report_area的值应该表示的是gate,请看图。我有点昏了，真不知怎么去解释这个数值。
俺也昏了，不知道CIC这篇文章是谁写的?
另外回答上面prguo的问题，面积是要包括连线面积的。所以计算等效门时得拿report出来的cell area来除以单元面积。
DC综合时出现这种违列该怎么解决?
完了，同是CIC的文章（从它的网站下载下来的），对report_area的值的解释都不一样。上面那篇是杨智乔写的，这一篇是王旭昇写的，一个认为报告的是gate,另一个则认为是平方um。从我的设计看，如果我的设计结果是19381.99平方um，且包括线的面积（根据老扁的说法），好象不太可能。怎么说我的设计也应该在平方mm级，怎么它就不足0.02平方mm呢。想想我的设计里面有一个24*20共44位的乘法器呀。
DC综合时出现这种违列该怎么解决?
很简单，上面的report是因为他综合时用的wire_load_model不正确，所以报告中的连线面积几乎为0。当然，综合时的线负载模型得到的面积本来就是个估算值，最终还是得看P&R之后的。当然，针对特定的工艺库有些经验公式，比如有的库说cell面积和连线面积约2:1。记住，关于area一定要看具体的工艺库参数。笼统的说门，说um^2，没什么实际意义。
DC综合时出现这种违列该怎么解决?
没有哪位能确切地解释么
不要看wire load的面积，只看cell的面积
用cell的面积除以大约0.75就是par后的面积
看库文件里面Cell Area的单位是用什么定义的了，一般的库都是用平方微米，但我见过SMIC 180nm的工艺库里面Cell Area是用grid作单位的，觉得用grid做单位比较好换算成门数
学习了
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