为什么全局时钟可以提供无偏斜的时钟信号？

为什么不能?ASIC都可以做到，FPGA的全定制设计更没有问题了。

简单得说，离时钟源近的加缓冲延时，远的不加或少加延时

绝对的没有skew也不可能的，只是skew会及其微小，刻意忽略而已

大家都说说这是为什么呢/

这个好像很有道理！谢谢！ 3# loveineda

通过时钟树，让时钟到每个点的时间基本一致就可以了。

clock tree，和ASIC的原理一样，只不过FPGA的是预先布好线的，即全局时钟

全局时钟有专用的全局时钟线，早就布好了，到各个点的时间差可以忽略不计

我觉得全局时钟能够减小偏斜，绝对没有偏斜是不可能的，只要偏斜在你设计范围之内就可以了。

    I agree with you！

全局时钟有dedicated pin 和global clock tree，能够保证clock skew足够小！

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