请教：xilinxFPGA中能否实现分级时钟约束？
时间：10-02
整理：3721RD
点击：
如题。整个设计全局一种，但是不同的子模块对时钟速率要求是不同的，可以不可以按照设计的子模块来分级设定时钟速率约束呢? 谢谢
比如，有的子模块数据速率实际上很低，用时钟使能信号开控制全局时钟。这种情况下，其寄存器间的组合逻辑时延完全可以取得大些（不想中间加流水线的话），这样时钟速率分析时就不满足全局时钟要求了，但又不能降低全局时钟速率要求，因为别的模块需要。
这种情况下，有没有办法对低处理速率模块降低全局时钟速率要求，以通过布局布线呢?
等高手来解答
没人?
没人?
kankan,xiexie
等高手来解答
没人?
没人能解答吗
深奥啊！
有点难！
可以使用跨时钟域的设计，低速的信号用低速时钟。分别约束。
我没有做过，所以也不知道赛，
可以把低处理速度的时钟频率降下来，当成两个时钟域分别处理，接口的地方用异步处理的办法处理一下就OK了
做多时钟约束
不同的时钟域就行了！
设计一个global，其它频率设置成一组
用多周期