关于FPGA时序约束的问题

我用的FPGA是CyconeII，EP2C70F672C8，工程要求最高时钟为250MHZ，但是用QuartusII V8.1编译后，总是满足不了时钟要求，仅能跑到175MHz，但是如果选择同型号速度为C6的芯片编译，就能达到时钟要求。编译后仅用20%的资源。
       我的问题是：可以用C6的芯片编译后，将代码下载到C8的芯片中去吗?Quartus中怎样设置可以只考虑时序要求，或者说怎样设置可以使编译结果满足时序要求?
        谢谢！

当然不行，要不还分速度干嘛。要不你就加约束，要不就修改设计

你要明白。下载的不是代码。而是网表文件。这是有本质区别的。你得到的不是一个在cpu上跑的程序，是一个硬件结构，是一个实际的电路。很多程序员转行的都混淆这一点。
因此。你要告诉综合器。你在每条信号路径上的时间要求。这就是时序约束。当无法满足时间要求时。就要更改你的设计结构，比如加入流水线，乒乓操作。就是用面积换时间。

换器件吧，Cyclone II，能跑到200M已经很勉强了，即使你的资源利用得少，

其實你還是可以試試看把C6的燒到C8 。但是動作不一定會正確的.
如果還是不行，那麼你可以試試看QuartusII V8.1裡面的 TimeQuest Timing Analyzer
Help裡面有 TimeQuest Timing Analyzer 影片教學
Try it.

刚翻了下c2的手册。这个速度等级跑250的确勉强，只能是很小的设计了。建议换片。

可以试着调整下参数，将环境参数改成低温下，高电压， 同时做好散热，这样能提高些性能。

换器件吧，即时你常温过了，高低温也过不了

加了约束会提高fmax吗?我加了周期约束后有了新的时序问题。