综合or1200写netlist文件时dc会自动退出的问题

时间：10-02 整理：3721RD 点击：

各位，我在综合or1200时，综合过程中没出现错误，但当综合完成后写netlist文件时会自动退出。
但是我的脚本文件中并未有使用exit命令退出，
下面是dc退出前在终端显示的信息

（路径被我用***号代替了）
还有这部分的脚本
write_sdf -version 0.1 **************************/or1200_top.sdf
write_sdc *******************************/or1200_top.sdc

write -f verilog -hierarchy -output *******************************/or1200_top.v
write -format ddc -hierarchy -output *******************************/or1200_top.ddc

ddc文件还没有生成，.v文件生成了。我打开看了一下应该没什么问题，是不是这个warning的问题?
哪位大侠知道怎么回事，麻烦告诉我啊

那个warning应该不会导致退出的，可能是软件没有安装好。

软件应该没问题，我和其他人之前跑过很多次综合，没出现过这种问题，
是lib的设置有问题吗，比如有些ram的db库没有或不全，map时没法替换?

上一篇：System Verilog VS SystemC
下一篇：FPGA关于分频时钟信号的约束的请教和讨论

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类