System Verilog VS SystemC
时间：10-02
整理：3721RD
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请教两种语言哪种更有前景?
个人认为，System Verilog更容易接受，熟悉现在的Verilog的人，用起来比较好上手。而且有Sysnopsis支持。
但是对于今后更复杂的设计来讲，面向对象的思想，可能更加受重视，SystemC也会有一定的市场。但是SystemC应该不太适合综合。如果用SystemC写的代码也能综合的话，估计C写的代码也可以综合了。虽然现在有这方面的研究，但是毕竟离应用还相差很远。所以大概SystemC也只是在仿真方面有些用处。
个人认为，System Verilog更容易接受，熟悉现在的Verilog的人，用起来比较好上手。而且有Sysnopsis支持。
但是对于今后更复杂的设计来讲，面向对象的思想，可能更加受重视，SystemC也会有一定的市场。但是SystemC应该不太适合综合。如果用SystemC写的代码也能综合的话，估计C写的代码也可以综合了。虽然现在有这方面的研究，但是毕竟离应用还相差很远。所以大概SystemC也只是在仿真方面有些用处。
看你处在什么层次了，如果是在系统算法建模，以及写reference module，systemc是最好的选择。
如果处于搭建验证平台，RTL层次，systemverilog比较好。
着两种语言现在更多的是用在验证上，比较可综合性之类的现在来说根本没必要，
现在就是又SV的综合器，你用着也没verilog踏实。
验证来说就像楼上说的，一样各有各的优势
！
好东东哦
感觉还是system Verilog更适合
各位说得都有道理,但还是学好一种方法最重要
其实就是用了个面向对象的概念哈
看自己基础啦，两者各有优缺点，就看你自己擅长哪样了！
kankan
都有用！