怎么总的testbench
时间：10-02
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怎么写一个总的testbench来综合多个相关联的模块，这些模块是分开写的，但是在同一个design中，相互之间有联系。
除了定义一些input，output信号之外，定义一些wire信号将子模块信号进行互联
可以使用include
怎么用，可以详细讲讲吗。我发现在top level中弄成schematic可以访，你说的include是指top level 也是vhdl的吧，正是我需要的呢，怎么弄得?
一般都是用verilog 进行例化、产生时钟、define、initial、include task之类的
用include吧！
求例子！