前端设计中DC高扇出求助
时间：10-02
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跑DC时会对高扇出自动插入buffer，导致时序变差，想问下前端中跑DC插入buffer是否合理?要怎么解决?谢谢
set_ideal_network
clock和reset 在前端不处理
使用
set_ideal_net
set_ideal_network -no_propagate
set_dont_touch_network -no_propagate
任意一个都可以。
其余可以加。
看set_max_fanout 怎么设置吧。
一点看法， 如果有错还请指正。
那除了clk和rst之外的普通信号线呢?
高扇出加buf应该是很正常的吧。除非设置全不加buf
高扇出放在PR处理，DC 设成IDEAL
建议使用post_layout之后的.sdf文件进行仿真
综合的时候可以不优化high-fanout signals
对于DRC约束，综合时，可以不加约束，但在PNR时，导入的.sdc文件中，一定要添加上DRC相关约束