DFF的Q端一直保持“0”或者“1”？
时间：10-02
整理：3721RD
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在设计中，有这样一个逻辑：
reg DFF[7:0]；
always@(posedge clk or negedge rstn)
if(！rstn) DFF<=8'b0;
else ... ...
DFF本应该是在rstn上升后，是一个不定的值，但tape out后的测试，发现它仅仅为全“0”或者全"1"，
不知道有没有可能是rstn与clk之间的时序导致的?
reg DFF[7:0]；
always@(posedge clk or negedge rstn)
if(！rstn) DFF<=8'b0;
else ... ...
DFF本应该是在rstn上升后，是一个不定的值，但tape out后的测试，发现它仅仅为全“0”或者全"1"，
不知道有没有可能是rstn与clk之间的时序导致的?
1。在一个设计正常的芯片中，是不应该存在所谓的X的，只应该存在2种电平，1或者0。
2。不管是同步复位，还是异步复位，在正常复位后，都应该进入预先设定的电平状态。
测试是wafer上的测试吧
仿真可以是Ｘ态，Ｚ态，可实际物理上，信号除了０就是１，没有中间状态。
测试时封装好的chip，如果是没正常复位的话，DFF也不应该是全“0”或者全“1”的状态，对吧?
应该是有“0”有“1”等乱七八糟的数据
DFT通过了吗?是不是可能是rstn信号stack at 0了?