Altera FPGA Stratix III LAB不足的问题
时间：10-02
整理：3721RD
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大家好，
我修改了好多次我的设计，ALUT和register的数目都够了，但是软件提示LAB数量不够，设计还是不能fit。
请大家看下我的资源使用报告，究竟怎样才能减少LAB的使用数目?
我简单查了一下资料，好像Altera FPGA里面一个LAB里面有10个ALM，每个ALM又有两个register和ALUT，现在
我的设计register和ALUT的数目貌似都在device提供的数目以下（刚好足够），但是可能由于一些考虑，工具不能完全利用每个
LAB里面的所有ALM或者每个ALM里面的多有register和ALUT，所以会报错。
不知道是不是这么理解。
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+-----------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+
; Resource ; Usage ;
+-----------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------------------------------+
; ALUTs Used ; 34,048 / 38,000 ( 90 % ) ;
; -- Combinational ALUTs ; 33,354 / 38,000 ( 88 % ) ;
; -- Memory ALUTs ; 554 / 19,000 ( 3 % ) ;
; -- LUT_REGs ; 140 / 38,000 ( < 1 % ) ;
; Dedicated logic registers ; 37,216 / 38,000 ( 98 % ) ;
; ; ;
; Combinational ALUT usage by number of inputs ; ;
; -- 7 input functions ; 278 ;
; -- 6 input functions ; 3317 ;
; -- 5 input functions ; 9024 ;
; -- 4 input functions ; 4703 ;
; -- <=3 input functions ; 16032 ;
; ; ;
; Combinational ALUTs by mode ; ;
; -- normal mode ; 25868 ;
; -- extended LUT mode ; 278 ;
; -- arithmetic mode ; 6630 ;
; -- shared arithmetic mode ; 578 ;
; ; ;
; Logic utilization ; 44,900 / 38,000 ( 118 % ) ;
; -- Difficulty Clustering Design ; No-Fit ;
; -- Combinational ALUT/register pairs used in final Placement ; 41800 ;
; -- Combinational with no register ; 4584 ;
; -- Register only ; 7752 ;
; -- Combinational with a register ; 29464 ;
; -- Estimated pairs recoverable by pairing ALUTs and registers as design grows ; -496 ;
; -- Estimated Combinational ALUT/register pairs unavailable ; 3596 ;
; -- Unavailable due to Memory LAB use ; 606 ;
; -- Unavailable due to unpartnered 7 LUTs ; 237 ;
; -- Unavailable due to unpartnered 6 LUTs ; 1334 ;
; -- Unavailable due to unpartnered 5 LUTs ; 406 ;
; -- Unavailable due to LAB-wide signal conflicts ; 158 ;
; -- Unavailable due to LAB input limits ; 64 ;
; -- Unavailable due to location constrained logic ; 6 ;
; ; ;
; Total registers* ; 37752 ;
; -- Dedicated logic registers ; 37,216 / 38,000 ( 98 % ) ;
; -- I/O registers ; 396 / 2,752 ( 14 % ) ;
; -- LUT_REGs ; 140 ;
; ; ;
; Memory LAB cells by mode ; ;
; -- 64-address deep ; 0 ;
; -- 32-address deep ; 554 ;
; ; ;
; ALMs: partially or completely used ; 22,006 / 19,000 ( 116 % ) ;
; ; ;
; Total LABs: partially or completely used ; 2,245 / 1,900 ( 118 % ) ;
; -- Logic LABs ; 2,187 / 2,245 ( 97 % ) ;
; -- Memory LABs ; 58 / 2,245 ( 3 % )
我修改了好多次我的设计，ALUT和register的数目都够了，但是软件提示LAB数量不够，设计还是不能fit。
请大家看下我的资源使用报告，究竟怎样才能减少LAB的使用数目?
我简单查了一下资料，好像Altera FPGA里面一个LAB里面有10个ALM，每个ALM又有两个register和ALUT，现在
我的设计register和ALUT的数目貌似都在device提供的数目以下（刚好足够），但是可能由于一些考虑，工具不能完全利用每个
LAB里面的所有ALM或者每个ALM里面的多有register和ALUT，所以会报错。
不知道是不是这么理解。
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; Fitter Resource Usage Summary ;
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; Resource ; Usage ;
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; ALUTs Used ; 34,048 / 38,000 ( 90 % ) ;
; -- Combinational ALUTs ; 33,354 / 38,000 ( 88 % ) ;
; -- Memory ALUTs ; 554 / 19,000 ( 3 % ) ;
; -- LUT_REGs ; 140 / 38,000 ( < 1 % ) ;
; Dedicated logic registers ; 37,216 / 38,000 ( 98 % ) ;
; ; ;
; Combinational ALUT usage by number of inputs ; ;
; -- 7 input functions ; 278 ;
; -- 6 input functions ; 3317 ;
; -- 5 input functions ; 9024 ;
; -- 4 input functions ; 4703 ;
; -- <=3 input functions ; 16032 ;
; ; ;
; Combinational ALUTs by mode ; ;
; -- normal mode ; 25868 ;
; -- extended LUT mode ; 278 ;
; -- arithmetic mode ; 6630 ;
; -- shared arithmetic mode ; 578 ;
; ; ;
; Logic utilization ; 44,900 / 38,000 ( 118 % ) ;
; -- Difficulty Clustering Design ; No-Fit ;
; -- Combinational ALUT/register pairs used in final Placement ; 41800 ;
; -- Combinational with no register ; 4584 ;
; -- Register only ; 7752 ;
; -- Combinational with a register ; 29464 ;
; -- Estimated pairs recoverable by pairing ALUTs and registers as design grows ; -496 ;
; -- Estimated Combinational ALUT/register pairs unavailable ; 3596 ;
; -- Unavailable due to Memory LAB use ; 606 ;
; -- Unavailable due to unpartnered 7 LUTs ; 237 ;
; -- Unavailable due to unpartnered 6 LUTs ; 1334 ;
; -- Unavailable due to unpartnered 5 LUTs ; 406 ;
; -- Unavailable due to LAB-wide signal conflicts ; 158 ;
; -- Unavailable due to LAB input limits ; 64 ;
; -- Unavailable due to location constrained logic ; 6 ;
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; Total registers* ; 37752 ;
; -- Dedicated logic registers ; 37,216 / 38,000 ( 98 % ) ;
; -- I/O registers ; 396 / 2,752 ( 14 % ) ;
; -- LUT_REGs ; 140 ;
; ; ;
; Memory LAB cells by mode ; ;
; -- 64-address deep ; 0 ;
; -- 32-address deep ; 554 ;
; ; ;
; ALMs: partially or completely used ; 22,006 / 19,000 ( 116 % ) ;
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; Total LABs: partially or completely used ; 2,245 / 1,900 ( 118 % ) ;
; -- Logic LABs ; 2,187 / 2,245 ( 97 % ) ;
; -- Memory LABs ; 58 / 2,245 ( 3 % )
帮忙顶一下
资源被用的差不多了，没有布线资源了，当然不能fit。
不过你的设计比较怪啊，寄存器资源占了不到1%,剩下的寄存器资源都是时序优化出来的。
估计需要修改的东西比较多。