lvds传输稳定性问题。高手请进。

时间：10-02 整理：3721RD 点击：

使用的是DS90UR241 & DS90UR124 芯片，lvds发送时钟为33M（Datasheet上说最高可达43M）。
传输的时候发现会出现接收芯片pll失锁的情况，即lock被拉低。这时时钟和数据都解不出来了。特别是在施加干扰的时候。
这个问题怎么解决?PCB布线问题?还是需要FPGA通过逻辑来解决?比如检测到数据出错要求重传?

一般是芯片电源供电的问题。注意芯片模拟电源与数字电源的隔离，尽量在芯片模拟电源靠近芯片的地方加上大的退耦电容。还有就是注意LVDS差分线的走线。并行走线，尽量不要过孔，有可能的话，差分对外用地线隔离。

非常感谢楼上我发现了个比较严重的问题 LVDS芯片IO电平是LVCMOS 我FPGA里相应的管脚却设成了默认的LVCMOS 现在改过来了还在测试中

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