Altera的TimeQuest的input delay的min值和max值
时间：10-02
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Altera的TimeQuest的input delay的min值和max值是不是就可以理解为数据从上一级芯片经过PCB走线到达FPGA的大概时间范围?
仍然不清楚，希望高手回答
input delay 和output delay 都是为了告诉FPGA管脚信号在外部的走线情况，一遍工具能恰当的布线和告警
从分析软件中critical warning中的提示去进行设置，是不是可以啊