designware生成的加密verilog不能编译，显示unresolved module。

没人知道?

没发现这种问题.你到这里来问，说明你的文件来源...

是什么问题?==>是DW不能解析加密模块的问题。
没有designware的license?不是，如果你使用同一种DW加密的Code是可以用该工具编译的。出现这种情况是加密的DW和编译的DW不是同一个公司。或者文件损坏，检查MD5值。
那个corekit跟这个有关么?这个问题问别人吧。

如果你是要在FPGA上实现，可以用synplify综合，把支持
designware的选项钩上；生成网表后再导入ISE，这样就行了！
如果要做ASIC我就不了解了，希望知道的人冒个泡！

兄弟们！提点下来源怎么找啊

应该是少min_max. 加入foundation