fm中VHDL文件设置顶层文件出错怎么回事？

时间：10-02 整理：3721RD 点击：

运用formality形式验证时，原文件是VHDL文件
在reference下设置set top design 出错
error:RTL interpretation messages were produced during link.
Verification results may disagree with a logic simulator.
error:failed to set top design to 'r:/work/sms4'

求助啊，用verilog的文件可以通过啊

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