大家开发FPGA用Verilog还是VHDL？

verilog更流行点，
主要看所在的公司用什么，比较因为传承一家公司初期使用VHDL，那以后进来的人不会用也得改用VHDL了（就像高校里开设VHDL的，因为教这门的老师以前只学过VHDL就教这门了），
如果没有这层关系自由选择的话，应该选择verilog的更多。

使用VHDL做设计，应该比较少了。
现在主流是verilog ，因为systemverilog 正在蓬勃发展

谢谢分享！努力学习verilog！

都一样，应该都会才好

使用哪种语言都是一样的哦！

verilog,刚刚学习。

verilog是主流了

使用verilog的多，虽然我悲催的学了VHDL，完全是因为实验室传统。

I prefer verilog, verilog is easier than VHDL.
but most europe company like VHDL.

verilog 在学习

在学习verilog

只要能认真学，VHDL和Verilog都一样

在硬抗VHDL中……

我们用verilog

verilog过点

verilog will be better, i don't used to the syntax of VHDL, ha..

Verilog吧，我刚开始学用VHDL，悲催地发现大部分资料都是基于Verilog的，于是假期开始学习Verilog

verilog 偏民用的，VHDL 偏军用的...verilog的学习更容易入门一些

身边的同事用verilog的占大多数

以Verilog做开发

国内的话，Verilog比较多，因为简单，风格随意。但是对于一些电路设计方向，比较青睐VHDL，因为语法要求严格，综合器总和出的电路也比较规范。

一开始就选择了verilog，就一直用verilog了

Verilog

该加油了。

看个人喜好吧，我比较喜欢用verilog，容易上手。

verilog好学,用的多

大多数公司都用verilog吧

VHDL上手要半年以上呢

一把红螺丝刀，一把绿螺丝刀，拧螺丝有啥两样吗?