systemverilog 如何编写时钟
时间：10-02
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希望大家给一个systemverilog编写是时钟程序。
小弟在这里先谢过乐乐饿饿饿
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bit clk;
initial begin
forever clk = #3 ~clk;
end
产生一个周期为6个时间单位的时钟。假如时间单位是ns，那么周期就是6ns。
bit clk;
always clk = #3 ~clk;
bit clk;
always #3 clk = ~clk;
initial begin
clk = 0;
forever #10 clk = ！clk;
end
initial begin
clk = 0;
forever #10 clk = ！clk;
end
跟verilog区别不大的