TESTBENCH测试文档如何写？

大侠们，出来讨论赐教啊！

给你介绍本书，《verilog-HDL 实践与应用系统设计》。这本书上就有详细的例子。希望对你有帮助。
其实很多verilog书上都有这样的例子的。

举一个二与门的例子。
二与门模块名为：module and_g2(a,b,f);
其testbench程序如下。
`timescale 1ns/1ns
module and_g2_test;
reg a,b;//输入信号
wire f;//输出信号
and_g2  u0(a,b,f);
initial begin
a=0;b=0;
#100 a=1;
#100 a=0;b=1;
#100 a=1;
#200 $finish;
end
endmodule
其中，initial...begin...end部分为给输入信号赋值。

3# wangxia6112 谢谢了，可能是我的问题问的不明确，我是想问一个工程设计完RTL代码后，写一份测试设计文档，这个测试设计文档要写哪些东西?不是指具体test_bench代码。再次感谢。

哦，这个东西还真是没写过。我一般都是写完verilog代码，然后写testbench测试程序，之后再烧写到板卡中，直接验证了。不好意思啊。没能帮到你。

6# wangxia6112
呵呵。没关系。
现在工作需要写设计文档，以前也没写过，所以一下子不知从何写起啊。

我也在学习怎么写TESTBENCH文档,学习下.

需要啊！

verification
   time digram
  test case parameter
  test case description
  test case result

这个，要自己总结，我的感觉是越详细越好。

怎么没有人写过吗，感觉这个东西还是蛮重要的，要不然没有文档，下一个接手的人会很困难

先试试~