有没有真正用systemverilog做设计的？
时间：10-02
整理：3721RD
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我自己是用verilog做IC设计的，systemverilog会不会完全起代verilog?如果这样，我们这些老人又要接受新的挑战了。
新人，关注中
当然会。 SystemVerilog 比较 Verilog 就是跟 C++ 比 C 一样。
SystemVerilog 不难。只是开头累点。
我也在痛苦中啊
做验证的比较多吧
我也感觉有点难！纠结中
还好啦，虽然接触时间不长，但是sv主要是用来验证的，不过有些语法还是比较适合设计的，还在研究中。
还木有
没有吧，不过新东西还是积极跟进一点比较好