求system verilog设计经验
时间：10-02
整理：3721RD
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以前都是用verilog，新的项目要接触system verilog， 大家有什么经验分享一下吗?
看书学习，练习
同上。用sv做设计还是验证?设计的话要注意packed还有always的几个变种，验证没做过不知道...
关注中~
学习中
设计方面我在用的不多，只有always_ff ,always_comb,用logic取代wire reg，还有就是import 一些pkg