system verilog 在开发里面会取代目前的verilog吗？
时间：10-02
整理：3721RD
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最近要开始学习这个了，但是一直觉得sv 和verilog相比没有太大的进步，只是稍微方便一些了，有必要再去重新掌握一门语言吗?
针对设计来说，这两者的基础本来就是一样的，不算新的语言，SV=verilog2001。只不过SV提供了很多关于验证的语法，主要是面向对象的东西。
我们公司对这场放得较松，开始用SV加altera器件来做设计了，感觉差别并不是太大
对于大部分SV应用来讲，还是验证方面，确实很强大
Wow, jesus！ U know what, SystemVerilog is similar to Verilog HDL, but SystemVerilog is high level language for SoC design and verification
我也正在学中
就目前来讲 这种现实是不太可能的，sv做仿真验证很强大，但是描述rtl级电路的确是不太合适，至少对于现在的开发工具而言不合适！
主要用来做验证，设计中也会用到一些，比如用always_comb可以避免一些多驱动源的问题。