Altera_FPGA+DDR2板卡调试故障求救：
时间：10-02
整理：3721RD
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Altera_FPGA+DDR2调试故障：
1、FPGA各个供电电源3.3v,2.5v,1.8v,0.9v正常，下载点灯程序能正常工作。
2、用DDR2_IP例化测试程序，该程序在骏龙开发板上能顺利初始化和读写DDR2，但是该程序下载到自己设计的开发板发现mem_clk[1:0]没有输出时钟，但是mem_cke正确一直为高，pll_locked正确一直为高，Signal_Tap采集PLL输出的时钟，均正常。但是到DDR2插槽上的mem_clk差分信号一直为低，什么原因?希望达人帮忙给个思路。感激不尽！
3、单独写一个测试程序，输出125Mhz的差分时钟，电平属性different_SSTL_1.8V,给mem_clk[1:0]，用示波器能抓到，证明管脚没有短接，物理连接通。
4、我们自己设计的板子mem_clk[1:0]为差分信号，但是没有接端接电阻，主要是Altera原厂板子也没有接，是不是我们自己的板子阻抗匹配没有原厂的好?迷惑中啊，什么原因啊?
希望达人帮忙！在下感激不尽啊！
1、FPGA各个供电电源3.3v,2.5v,1.8v,0.9v正常，下载点灯程序能正常工作。
2、用DDR2_IP例化测试程序，该程序在骏龙开发板上能顺利初始化和读写DDR2，但是该程序下载到自己设计的开发板发现mem_clk[1:0]没有输出时钟，但是mem_cke正确一直为高，pll_locked正确一直为高，Signal_Tap采集PLL输出的时钟，均正常。但是到DDR2插槽上的mem_clk差分信号一直为低，什么原因?希望达人帮忙给个思路。感激不尽！
3、单独写一个测试程序，输出125Mhz的差分时钟，电平属性different_SSTL_1.8V,给mem_clk[1:0]，用示波器能抓到，证明管脚没有短接，物理连接通。
4、我们自己设计的板子mem_clk[1:0]为差分信号，但是没有接端接电阻，主要是Altera原厂板子也没有接，是不是我们自己的板子阻抗匹配没有原厂的好?迷惑中啊，什么原因啊?
希望达人帮忙！在下感激不尽啊！
还没调通SDRAM的路过。
我虽然不懂，看上去很高深，顶一下，呵呵，慢慢调试，别着急哦！
你是使用ALTMEMPHY的IP作为你的PHY的么?
今天调通了mem_clk[1:0]时钟出来了,主要是我们自己设计的板卡和原厂的板子阻抗匹配不一致,修改软件减小输出阻抗,就行了,但是local_initial_done还是拉高,初始化没有成功,继续调试！
小编是整个ddr controller都用的ALtera IP，还是只用ALtera的PHY IP?
小编调通没有?分享一下经验，我也在调这个！