帮帮忙~关于DC综合时钟生成的问题~

我用DC综合的时候
使用的是在顶层模块中的一个cell的引脚产生的时钟信号
而不是从input port引入的时钟信号
请问这种情况下，如果要在脚本中生成时钟，应该怎么做?跟一般从port引入时钟信号有什么不同?

generate clock

[get_pins cell_name/pin_name]

create_clock 是可以使用内部单元的输出定义的。

深入浅出玩转FPGA

   就是这么弄得。

[get_pins cell_name/pin_name]

ls正解，我也遇到过这个问题。

thanks

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一般是get_pins */clk，*是clk所在实例化名字。

VEry useful.