altera FPGA的IO口的行、列坐标的问题！
时间：10-02
整理：3721RD
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altera FPGA在锁定引脚的时候有特殊要求，比如说DDR2的时钟信号不能与DQ、DQS在同一个IO坐标，它这个坐标的说明文档哪里能找得到啊?我上官网找了半天，一无所获！
你的问题有些不清楚，何谓同一个坐标，我没有用过ALTERA的FPGA，但是据我用Xilinx的经验来说，同一个坐标只有一个PAD啊，当然不能同一个管脚绑定到两个不同的PAD上。
不知道你这里说的“IO坐标”是不是指一个IO bank
不是，它是有坐标的，每个坐标内有好几个引脚！
我在Xilinx里面曾经遇到一个问题，不知道是不是和你的一样。Xilinx的一个bank只能有一个电平，是不可以把两个不同电平的信号绑定到同一个IO bank的。