问一下综合后dc timing report中port到PAD的延时很大是怎么回事呢？

我有一个设计顶层定义了一个input SQI_I0, 接到smic.18的库的PAD cell的PAD端，再从C端出来，综合后发现timing报告中从SQI_I0到PAD cell的延迟有13多，查了一下发现capacitance有40多，trans有30多，在网表中从input到PAD cell的PAD端只是一根连线，怎么会有这么大的delay increment呢?实在想不明白。大家有遇到过这种情况的吗?是怎么解决的呢?
多谢 ！

看看PAD的pin cap

输出到pad的话，应该考虑pad的cap，可能要driver cell

说得对，我后来查明了的确是driver cell的问题，script中使用了一个register的输出能力做为input drive，导致了这种现象的发现，后来set_drive为0.1, 就没有这个问题了。pad的cap我查了，lib里的和path中报的差不多。

还有一种可能是PAD上的pullup或者pulldown造成的

学习了