如何降低FPGA芯片的功耗？

时钟频率，不工作的模块要关闭等等，是需要考虑的因素，不能一直使能。

用更小的FPGA。

目前常見的方法就是Clock gating
在cell不做動作時將其輸入clock關掉
因為clock網路的消耗功率可能佔掉一般IC功耗的百分之50-70
目前clock gating的方法大多可在EDA tool操作時加上設定來實現

尽量减少跳沿的出现，比如时钟

同意4楼的观点

低端FPGA通常做不了门控。
高端的通常不需要考虑功耗。

功耗和时钟及工作内核电压的平方成正比。
在FPGA中应该考虑动态功耗和静态功耗。

学习了，节能降耗是趋势

Freq/2 , Parallel*2

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同问。