请教：FPGA板上的时钟如何选择

时间：10-02 整理：3721RD 点击：

在Quartus II7.2中，使用Assignmentins中的Pins Finder
Condition:
PinType
Value:CLOCK
会得到40个左右的时钟引脚，这些时钟引脚的属性如下：

其中GeneralFunction中的value取值有
：Dedicated clk
：Row I/O
：Column I/O
我如果要使用其中的clk做为设计的时钟驱动，应该选什么样的clk，

开发都很顺利！1

我用的是Stratix II EP2S180板上有40个时钟引脚，不知道该用哪一个作为输入clk
，
弱问一下指定Pins时，
只指定设计中的一部分管脚，
设计中的其他的管脚会被quartus默认分配吗?
还是说：
要指定管脚的话，设计中的所有输入何输出就都要指定相应的Pins?

俺认为是前者。

要参考datasheet的时钟网络介绍，配合你的设计需要来选择。如果是高速设计。还要考量你的引脚分配，pcb布局等情况来考量。
quartus 对你没有指定的引脚会自动分配。

有全局时钟引脚，板上时钟接在这个管脚上。没有用到的管脚要设置为输入高阻，减小功率损耗。

在网上下对应开发板的datasheet看看

上一篇：SOC工作频率
下一篇：dcm没输出？

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类