关于Prime Time的一个常见问题，请教各位前辈
时间：10-02
整理：3721RD
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正在学习PT，运行结果提示：
the arc between pins 'CK' and 'D' is negative, which is not allowed. To make it positive, the maximum hold value has been adjusted from 0.729405 to 0.782819.
请问：1. 修改那里，才能保证是正值。
2. 有没有可能是时序约束没有写好造成的，和设计无关呢?
3. the maximum hold value has been adjusted from 0.729405 to 0.782819. 是已经自动修改过的意思吗?
the arc between pins 'CK' and 'D' is negative, which is not allowed. To make it positive, the maximum hold value has been adjusted from 0.729405 to 0.782819.
请问：1. 修改那里，才能保证是正值。
2. 有没有可能是时序约束没有写好造成的，和设计无关呢?
3. the maximum hold value has been adjusted from 0.729405 to 0.782819. 是已经自动修改过的意思吗?
应该是你的时序约束不欠当，导致PT做路径时序分析时遇到问题。
运行结果显示的D信号是不是顶层模块的外部输入?如果是，input_delay如何设置的?
D信号与clk是否是同时钟域的?
谢谢。学习写时序约束，应该看什么资料呢?
看看PT用户手册 然后运行pt，用man命令可以查看相关命令解释！
会写脚本，不等于会写约束好不好?看用户手册+man 怎么就知道这个设计应该如何约束，约束什么，哪些时序问题可以忽略?
该如何约束体现你对设计的理解以及对电路时序的预期，这些能力你不具备吗?
入门学习阶段，请教的就是如何学习的问题
请你看清帖子再回。不要浪费大家时间！
已经帮你修过了