请教：同步出来的时钟该怎么约束？

怎么没人回答呀。

根据你的描述，应该不需要检查这clk1->clk2的关系，可以设置false path.
如果一定要检查使用clk2 sample clk1的DFF，可以使用set_min_delay or set_ma_delay，
确保中间不会添加多余的buffer或者添加一定delay的buffer。
上述处理在DFT时会有violation,过不了DFT RULE。

clk1_syn如果作为时钟的话，可以设置为generated_clock,可以按照最快
的时钟设置频率。如果是数据的话，自然属于clk2 domain，凡是设置在
clk2的约束都适用于clk1_syn。

谢谢楼上的解答，很详细

    如果clk1_syn作为时钟，需要对它施加一般时钟的约束么?会不会有什么问题

可以设置两个时钟为false path吧