请教一个概念性的问题，关于时序的

时间：10-02 整理：3721RD 点击：

请问：
输入时间约束的目的是什么?

我的理解：时钟周期是一定的，输入的时间加以约束，可以为其他时间提供更多的空间，但这样做一般是出于什么目的?或者有什么样的目标?
请不吝赐教！谢谢

你是说set input delay么?就是别人的模块的寄存输出到你输入pin的延迟，那么你的pin到第一级寄存器的延迟所剩余的时间就知道了。综合工具就会尽可能满足其要求。
输入到寄存，寄存到寄存，寄存到输出，输入到输出，本质都可以理解为寄存到寄存，只不过某一部分不在你自己的module内部。

一般的coding style都会要求寄存输出。以避免集成后的slack超过预期。