数字电路时序分析一定要做的吗？

标准流程 DC之后是时序分析然后才PR，如果系统频率不高，还有必要吗?本来在用FPGA环境下时报告的最高频率就是120多M，实际只要60M就够了。这种情况是不是就没有必要做时序分析了。望高手能解答一下，是只有频率要求很高的部分才有必要做时序分析的吗?

有必要的

就是跑1MHZ都要做PT.

当然需要啊

必须的要啊！

必须的

呃。1M都做，这个有点。

必须的

pr之前的sta，如果综合时的冗余很大的话没有什么意义，pr之后主要查hold time violation。

做不做和你的时钟频率高低没有关系，只是低频率容易满足，但还是保险一点吧，毕竟流片价格不菲啊

这个还是尽量做吧，毕竟不花多少时间的，给流片增加信心
呵呵，其实后端很多工作不只是找BUG，也是用来给自己增加信心的

多谢大家的帮忙。

呵呵，需要做一下

分析下稳妥些.

最好做一下。
比如综合时可能漏掉某些时钟的定义，在PT中可以报出各register的时钟来，找到漏掉的clock，从而修正sdc。这sdc是要给后端用的。

    这种情况完全不用管了！没有问题！

当然要做

还是有必要的

如果你感到自已如共党一样,可以一条路建完就拆,拆完再建的话,可以不做PT.

不能只看最高时钟频率满不满足啊！还有很多时序问题，起码要满足setup slack和hold slack，STA还是很有必要的！

还是要做吧，保险一点了