关于verilog中地址线的问题

小弟是新手，现在在做一个关于TCP硬件实现的项目，刚开始写代码，现在遇到的问题是：
  在芯片中定义了一些直接由MCU读写的寄存器，和内置的SRAM统一编址
  不知道怎样在verilog中将寄存器和所确定的地址联系起来
比如说 我的控制寄存器设定的地址是0001，现在怎样编写代码能够在addr[15：0]为0001的时候将数据写入控制寄存器?
不知道我表述清楚了没有，还望各位大侠指点！多谢了！

很通用的问题，可能每个人都遇到过吧。
定义一些寄存器，在地址hit和片选、读写使能满足时对其操作。
需要注意的是寄存器太多时，延时过大和互联线过多。

多谢楼上的 就是说在片选和读有效的情况下，地址是是什么，就写入哪个单元
假设REGA的地址是0001的话
if（addr[3：0]==0001&WR ）  REGA<=datain;
是这样写么?
综合出来是什么样的结构呢?
多路选择器么?
还望高人指点！

路过，学习一下

我也是初学者~