讨论贴：大家来讨论一下clock gating的问题吧

Gating clock　最好做靜態的不要做動態的
如果你用AND gate做
gating control signal要用Flip flop做負緣的latch
gating enale/disable signal change always 在clock已是0的state
此外就是CTS要做對　（要balance through)

学习学习

clock gating 要选择std cell中的集成门控单元，其结构是latch+AND gate。
DC通过调用powercompiler插入门控时，需要合理设置一个门控最大门控DFF数，保证面积不增加的情况下达到功耗节省的目的。
RTL时需要注意代码风格，便于DC推导插入门控。
静态门控相对简单，注意复位时保证时钟是打开的，防止意外造成无时钟而部分功能无法使用。
动态门控不但根据条件要能开关时钟，还要考虑对原设计的影响。

学习了，谢谢

学习啦.
大家继续.
谢谢.