130万门的ASIC芯片需要多大的FPGA做原型验证合适？

靠，现在都整这么大的了

    这规模算大的吗?你认为多少门的ASIC算一般情况?

不能拿asic跟cpu比啊

130万门的很平常吧?

可以把你的代码   用软件综合一下，看多大容量的适合你

一块Virtex5-330的容量是3.3M gate，按照70%左右的冗余计算，大概实际可以仿真2.5M gate。个人数据，并不很严谨，仅供参考。
实际的计算方法可以参考如下：
如果有实际代码，可以预综合，用最大容量的FPGA，得到这130万门有多少Flop，多少LUT。可以以此作为参考数据。选择FPGA。至少，要评估有多少的Flop和RAM数量/大小。这些也可以作为参考数据。

    嗯，这样说是不错的。 我所说的设计其实是一个soc，高清视频解码器，risc+decoder，这个规模就一般了。其他的我也不是很清楚啊，呵呵。

    现在还没有完整的代码，只能根据类似的产品做一下大概估计了算是跟ASIC设计并行吧，节省时间，呵呵

    v5的片子做验证板布线会不会太复杂，如果将设计分割到两个片子会不会更好些呢?

咋没高手帮助解答下啊?

如果能放到一个FPGA内最好
两个FPGA涉及到时钟同步，结构拆分，两个FPGA只见大量信号的互相传递等等，实际上问题更加复杂
不过一个FPGA的使用率超过70%就非常难了，这时候考虑多个FPGA是一种被迫的选择

    请问这个使用率怎么计算呢?130万门的asic对应到FPGA用多大规模的合适，具体应该怎样计算呢?

    如果用两个，还不如用一个呢，用起来方便。

    取决于你的ASIC设计是怎样的。如果你的ASIC设计中寄存器较多，那么可以统计寄存器的数量然后看这些寄存器占FPGA内寄存器的百分比。
如果是组合逻辑占大多数，不叫不好办。建议你拿synplify综合一个小模块，得到你们ASIC设计和FPGA的一个基准比例，然后乘以一个系数，就可以大概估计了。

最好放在一个片子，不然整死。多片是没办法的办法。
V5/V6片内资源太多，DSP BLOCKram 都算slice。只有寄存器和组合逻辑才会占slice。
V5 330应该够用

新手观望

围观一下

    非常感谢，看来这个资源评估还还真是不太容易啊

    我接触比较多的是Altera的器件，请问从资源上讲stratix III 是不是差不多了。
在网上查了许久不清楚system gates与ASIC gates的区别，可否给解释下呢。