乘法器编绎综合问题

我用Design compiler编绎综合乘法器，然后用面积约束去优化它，结果面积反而变大了。会是什么问题呢?
乘法器是简单的z=x*y；x,y为8位，z为16位。试了很多次，都出现相同的问题。
求各位大侠帮忙！

面积变大是将面积约束后的结果和约束前的结果比较吗?那么约束前的结果你是怎么看出来的?

dingxia

DC综合时只是尽量向你约束的要求靠拢，满足你的设计要求。
如果你过约束了，实际上是不可能达到的，那么DC也是无法综合出这样的结果的。
你对面积的约束，可能本来就是过约的，DC是无法实现的。
而且实际中，面积优化的优先级是低于时序的。

ls正解~

    如果时序约束没有定义的情况下,是否应该认为电路总是符合时序要求的呢?
    我用没有优化的电路去仿真,它的时序在低速情况下也不会有问题啊.
   P.S. 如果我在没有定义具体的面积要求的情况下,让面积约束优先去优化,那样能优化面积吗?

我是先综合出来一个基本的电路,也可以把面积报告出来的吧?然后我就想用面积约束来优化面积,结果面积反而变大了.

你把面积设为0,就可以在满足timing的前提下最大可能减小面积了.