verilog 参数文件的引用

最近想把各个模块中的参数在一个文件中定义，到时在各个模块中include下，但是用synplify综合时一直出错：expecting one of the keywords module...
参数文件为：para.v
//para.v
parameter addr_width=10,
                bit_width=8;
//module A
module A(.....
);
...
`include "para.v"
...
endmodule
不知标准的写法该怎么样?请指点下

parameter只能用在模块内部，要单独在一个文件中定义，可以用define语句，即
//para.v
·define    addr_width 10
·define    bit_width 8
用的时候写`addr_width或`bit_width就行了

多谢liuguangxi高见
有一个问题是，在VCS仿真时是没有什么问题的，只是综合时会报错

个人觉得没有问题
你是不是吧para.v也加到synplify的工程了
这个文件本身不能编译