modelsim仿真时出现的问题，请高手指点！

我在用modelsim仿真时，有的时候会出现语法不支持，说只有在System Verilog中支持，可是我的代码在QuartusII中全编译通过了，难道System Verilog与普通的Verilog语言不一样吗?有什么区别啊?
谢谢高手们指点啊！

还真的不一样。呵呵。已经升级了很多很多版本了。SV里面有很多验证方面的语法，Verilog里面就没有的。

恩，谢谢，我得学习学习咯！