数据分解问题

数据分解问题：
把输入24位的数据，分解成连续输出8位的数据。利用verilog怎么实现?
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clk  -----    ---   ---   ---   
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in        |     0f15bd       |     04fd35         |
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out       | 0f  |  15  |  bd |  04|  fd  |  35  |
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多谢了。

就是把接收到的24位数据拆成连续的3帧数据发送出去，数据是一帧一帧的发送的。

这个你做的时候碰到了什么问题?

信息量太少了点

如果这个输入能够维持三个时钟周期，那每一个时钟周期你输出对应的宽度的数据即可。

你这个时序画的怪怪的啊，是输入数据的时钟吗?
如果是输出的话，是不是少画两个?
按楼上说的就好了，输出数据的采样时钟应该是比输入时钟高3倍的，也就是clk_in*24bit=clk_out*8bit=3*clk_in*8bit

学习下

加个计数器，数据进来开始计数，然后1出高8位，2出中间8位，3出低8位。归零等待下个数据，可行否?

并串?