关于verilog中的case语句

casex什么不同信号都可以区分
casez区分 0 1 和高阻
case只区分0和1
优先级记不清了

学习中！

对于仿真，都是有优先级的。
对于综合，可以通过加某些控制来把它变成并行（无优先级）的。

公司的要求是不要玩这些花哨的玩意，只用case语句。

既不清楚了，夏宇闻的书有详细解释，

我個人是覺得casez,casex只是增加寫code的方便性.
除非電路中有使用到tri-state bus,會告成部份訊號線有產生Z,X的狀況外,
其實用case應就可以包含全部.

谢谢大家回帖！
我比较赞同jemmyplus的看法。对于出现x或z的时候，它们应该还是有区别的。另外，我认为有优先级，但是最好不要用// synopsys parallel case 来消除优先级，大家可以看看cumming关于parallel case 和 full case 的文章。

学习中，谢谢