FPGA的JTAG接口电路的上下拉电阻的问题

行业垄断！不这样做就要吃亏，呵呵

手册就是这样推荐的，放心使用就行了

TCK下拉是终结电阻

学习一下

应该是对JTAG接口，进行了电平匹配吧

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TDO是输出，所以不用拉
TCK是时钟，推荐下拉。
TMS为高，五拍后jtag状态机回到IDLE状态。
TDI只是为了有个确定状态而已。

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爱思考

TDI,TMS上拉  因为是输入信号，上拉是为了在没有连接下载线的时候，给一个电平，同时提高信号的建立速度
TCK    是输入但是是时钟信号上升沿有效，可以避免上跳脉冲干扰
TDO   是输出没有必要接电阻

很好很好。

下拉电阻使TCK信号的初始值为0，由于是时钟信号，可以保证时钟信号在初值后第一个边沿为上升沿，而JTAG控制电阻正是以TCK的上升沿向FPGA内部写配置数据的。
　　这里的上/下拉电阻仅仅属于推荐值，并非确定值，目的是保证信号质量。以上拉电阻为例，如果上拉电阻为10K以上，由于管脚对地有一个等效电容，由于T=RC，C由器件的工艺决定，电阻越大，充放电时间越长，信号的上升沿就越缓慢，斜率就越小。上升时间如果超过JTAG控制电路的要求，向FPGA内部写数据就可能出错。那么，如果上拉电阻越小呢?会不会上升时间变小呢?是的。电阻变小，上升时间变小，斜率变大，但是却带来了另一个严峻的问题，如果电阻小到一定程度，信号将在上升沿出现上冲现象，情形严重时会出现信号的振铃。如果电阻太小，产生的倒灌电流超过器件IO的容限，JTAG控制电路会烧坏。阻值一般为4.7K。
　　保证信号的驱动能力。前面提到，电阻越小，信号的斜率越小，同时信号的驱动能力越强。电阻越大，信号斜率越大，同时信号的驱动能力越弱。这一点在JTAG菊花链电路中有及其重要的重要。
原文出自【比特网】，转载请保留原文链接：http://network.chinabyte.com/205/11035705.shtml

IEEE Std 1149.1规范规定，在TCK为低时，器件TAP状态机的状态不得发生变化。因此，一般要求TCK通过下拉电阻接地，以保证TAP状态机状态不变。
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在TMS保持为高时，5个TCK时钟，可使TAP状态机，从任何状态回到复位状态。因此要求TMS信号上拉。符合IEEE Std 1149.1规范规定的器件，在芯片内部都会对TMS进行上拉。
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测试过程中，如果出现边界扫描链开路的情况，TDI上拉后，移位至器件的边界扫描指令（全1）将会选中BYPASS寄存器，这样不会影响器件的正常功能，也不会对器件有任何损伤。因此，符合IEEE Std 1149.1规范规定的器件，在芯片内部均有上拉，但上拉电阻阻值一般都较大，因此有些芯片还要求外接上拉电阻。
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受教了

参考JTAG规范

值得学习

解释得非常清楚，谢谢上楼和再上楼

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