在一些VerilogHDL应用说明中，提到可综合是什么

是指不能被综合工具进行综合的语法，只能用来写testbench

可去看可综合verilog设计，好像是 synthesisal verilog design

好的谢谢了

verilog最初的设计初衷是作为仿真语言的，所以很多语法，如while，task等都是不可综合的，意味着只能用于仿真，无法对应到实际的数字电路中。可综合，意味着能够映射成实际的数字电路。
可以看看孙海平翻译的那个verilogHDL综合实用教程，语法采取了93标准，不是2001标准。

我地明白了

ddddddddddddddddddddddddddddddddddd

综合指能被综合工具识别的指令或代码，不可综合就是用综合工具综合时该指令是错误的

可综合设计就是可以映射成实际电路的。

不可综合是指在库里没有相应的cell来实现你写的code，比如指定的时间延迟#30，integer定义等等。