Debussy编译出现问题，为什么？

急，
有个模块Debussy编译老是会出现问题，
  illegal output port on inst .. port ..，其中..是模块名称和模块端口。
  但是感觉自己没有什么错误，不知道怎么搞的?
   自己也是设置的verilog2001的。其他真的没有想出来。
求大侠帮忙。

没有代码没法看出，你可以在modelsim上编译一下，可能提示会更有用。
应该是一个简单的错误。

我知道了，我在其中一个子模块调用小模块的接口用的是reg，改成wire就行了

我也想要。